半岛全站平台半岛全站平台半岛全站平台一、 本公司董事会、监事会及董事、监事、高级管理人员保证半年度报告内容的真实性、准确性、完整性，不存在虚假记载、误导性陈述或重大遗漏，并承担个别和连带的法律责任。

　　报告期内，受外部经济环境及行业周期波动影响，全球终端市场需求依旧较为疲软，下游需求复苏不及预期，公司所处的封测环节亦受到一定影响。根据世界半导体贸易统计组织（WSTS）发布的预测称，2023年全球半导体市场规模将同比减少 10.3％，降至 5150亿美元；预计 2024年半导体市场规模将比 2023年增加 11.8％，达到 5759亿美元，并高于 2022年 5740亿美元的市场规模。作为专注于中高端先进封测领域的封测企业，公司努力克服整体行业下行的不利影响，持续关注客户需求，围绕客户提供全方位服务，通过增强新客户拓展力度、加强新产品导入力度、提升产品品质、缩短供货周期、降低产品成本等多种方式，提升客户满意度和自身竞争力，2023年上半年特别是二季度，公司稼动率整体呈稳定回升趋势。2023年二季度，公司实现营业收入 55,806.80万元，同比增长 0.55%，环比增长 31.42%；但由于下游客户整体订单仍较为疲软，部分产品线订单价格承压，导致公司上半年整体毛利率较去年同期仍有所下降；同时，公司二期项目建设有序推进，公司人员规模持续扩大，人员支出及二期筹建费用增加，使得管理费用同比增长 84.94%；综合导致公司 2023年上半年出现亏损，归属于上市公司股东的净利润为-7,889.89万元，同比下滑 168.62%。公司将积极新客户开发、拓展新产品线等方式提升自身竞争力和盈利能力，但若未来半导体产业持续低迷或公司投资项目产能爬坡不及预期，公司业绩可能出现持续下滑甚至亏损的风险。

　　公司已在本报告中详细阐述公司在经营过程中可能面临的各种风险及应对措施，敬请查阅本报告第三节“管理层讨论与分析”中“五、风险因素”相关内容。

　　五、 公司负责人王顺波、主管会计工作负责人金良凯及会计机构负责人（会计主管人员）金良凯声明：保证半年度报告中财务报告的真实、准确、完整。

　　本报告所涉及的公司未来计划、发展战略等前瞻性陈述，不构成公司对投资者的实质承诺，请投资者注意投资风险。

　　十一、 是否存在半数以上董事无法保证公司所披露半年度报告的真实性、准确性和完整性 否

　　先将晶圆片切割成单个芯片再进行封装的工艺，主要包括单 列直插封装 (SIP)、双列直插封装 (DIP)、小外形封装 (SOP)、小晶体管外形封装(SOT)、晶体管外形封装(TO)等 封装形式

　　处于前沿的封装形式和技术半岛全站。目前，带有倒装芯片(FC)结构 的封装、圆片级封装(WLP)、系统级封装(SiP)、2.5D封 装、3D封装等均被认为属于先进封装范畴

　　Wafer Level Chip Scale Packaging，在晶圆上封装芯片，而不 是先将晶圆切割成单个芯片再进行封装。这种方案可实现 更大的带宽、更高的速度与可靠性以及更低的功耗，并为 用于移动消费电子产品、高端超级计算、游戏、人工智能和 物联网设备的多晶片封装提供了更广泛的形状系数

　　是将多种功能芯片，包括处理器、存储器等功能芯片，以及 多种电子元器件集成在一个封装内，从而实现一个基本完 整的功能

　　Systemon Chip的简称，即系统级芯片，将多个模块或组件、 算法及软件等集成到一颗芯片中，形成一个微小型系统以实 现完整的系统功能，不同用途的 SoC上集成的部件也不同

　　在不改变封装体尺寸的前提下，在同一个封装体内于垂直 方向叠放两个以上芯片的封装技术

　　把已制造完成的半导体元件进行结构及电气功能的确认， 以保证半导体元件符合系统的需求

　　当价格不变时，集成电路上可容纳的元器件的数目，约每隔 18-24个月便会增加一倍，性能也将提升一倍，由英特尔创始 人之一的戈登·摩尔提出

　　Micro-Electro-Mechanical System，微机电系统

　　Ball Grid Array Package缩写，一种封装形式，球栅阵列封装

　　Quad Flat No-leads Package缩写，一种封装形式，方形扁平 无引脚封装

　　Dual Flat No-leads Package缩写，一种封装形式，双边扁平无 引脚封装

　　Small Outline Transistor缩写，一种封装形式，小外形晶体管 贴片封装

　　倒装芯片封装工艺，在芯片上制作凸点，然后翻转芯片用回 流焊等方式使凸点和 PCB、引线框等衬底相连接

　　Flip Chip Chip Scale Package，即倒装芯片级尺寸封装

　　指可辐射到空间的电磁波频率，频率范围在 300KHz- 300GHz之间，包括蓝牙、WiFi、2.4G无线传输技术、FM等 技术

　　Through Silicon Via的缩写，硅通孔技术，是一种晶圆级堆叠 高密度封装技术

　　氮和镓的化合物，一种第三代半导体材料，具有高击穿电 压、高电流密度、电子饱和飘逸速度高等特点

　　Surface Mounted Technology的缩写，称为表面贴装工艺，是 电子组装行业里最流行的一种技术和工艺，将无引脚或短引 线表面组装元器件安装在印制电路板的表面或其它基板的 表面上，通过再流焊或浸焊等方法加以焊接组装的电路装 连技术

　　Wire Bond的缩写，即焊线工艺，将晶粒和引线框架连接起 来的工艺

　　Integrated Device Manufacturer的缩写，即垂直整合制造模 式，涵盖集成电路设计、晶圆加工及封装和测试等各业务

　　晶圆低介电常数/超低介电常数的电介质层在加工过程中因 机械外力、机械应力或热应力破裂

　　归属于上市公司股东的扣除非经常性损益的净利润变动原因分析：主要系本报告期内归属于上市公司股东的净利润减少所致。

　　经营活动产生的现金流量净额变动原因分析：主要系本报告期收入减少，公司规模扩大，职工薪酬及其他经营性费用增加所致。

　　基本每股收益及稀释每股收益变动原因分析：主要系本报告期内归属于上市公司股东的净利润减少所致。

　　扣除非经常性损益后的基本每股收益变动原因分析：主要系本报告期内归属于上市公司股东的净利润减少所致。

　　计入当期损益的政府补助，但与公司正常 经营业务密切相关，符合国家政策规定、 按照一定标准定额或定量持续享受的政府 补助除外

　　企业取得子公司、联营企业及合营企业的 投资成本小于取得投资时应享有被投资单 位可辨认净资产公允价值产生的收益

　　除同公司正常经营业务相关的有效套期保 值业务外，持有交易性金融资产、衍生金 融资产、交易性金融负债、衍生金融负债 产生的公允价值变动损益，以及处置交易 性金融资产、衍生金融资产、交易性金融 负债、衍生金融负债和其他债权投资取得 的投资收益

　　根据税收、会计等法律、法规的要求对当 期损益进行一次性调整对当期损益的影响

　　对公司根据《公开发行证券的公司信息披露解释性公告第1号——非经常性损益》定义界定的非经常性损益项目，以及把《公开发行证券的公司信息披露解释性公告第1号——非经常性损益》中列举的非经常性损益项目界定为经常性损益的项目，应说明原因。

　　公司主营业务为集成电路的封装和测试。根据中国证监会《上市公司行业分类指引》（2012年修订），公司属于“计算机、通信和其他电子设备制造业（C39）”；根据《国民经济行业分类》（GB/T4754-2017），公司属于“计算机、通信和其他电子设备制造业（C39）”下属的“集成电路制造（C3973）”。公司业务细分行业为集成电路封装和测试业。

　　20世纪 70年代开始，随着半导体技术日益成熟，晶圆制程和封装工艺进步日新月异，一体化的 IDM公司逐渐在晶圆制程和封装技术方面难以保持技术先进性。为了应对激烈的市场竞争，大型半导体 IDM公司逐步将封装测试环节剥离，交由专业的封测公司处理，封测行业变成集成电路行业中一个独立子行业。

　　20世纪 90年代，随着全球化进程加快、国际分工职能深化，以及集成电路制程难度的不断提高，集成电路产业链开始向专业化的分工方向发展，逐渐形成了独立的半导体设计企业、晶圆制造代工企业和封装测试企业。在半导体产业转移、人力资源成本优势、税收优惠等因素促进下，全球集成电路封测厂逐渐向亚太地区转移，目前亚太地区占全球集成电路封测市场 80%以上的份额。

　　2022年，受地缘政治、全球经济增速放缓等多种因素影响，全球半导体行业增速大幅放缓。

　　根据美国半导体工业协会（SIA）统计，2022年半导体销售额同比实现 3.2%的增长，达到 5,735亿美元，但增速较 2021年出现明显回落。根据世界半导体贸易统计组织（WSTS）发布的预测称，2023年全球半导体市场规模将同比减少 10.3％，降至 5150亿美元；预计 2024年半导体市场规模将比 2023年增加 11.8％，达到 5759亿美元，并高于 2022年 5740亿美元的市场规模。但与此同时，随着摩尔定律逐渐逼近极限，封装特别是先进封装作为“超越摩尔”的一种解决方案，越来越受到产业链的重视。先进封装已经成为后摩尔时代集成电路技术发展的一条重要路径。由于制程工艺的局限，将多个单芯片和器件集成在单一封装中已成为提高系统集成度和性能的重要手段。

　　先进封装技术可以实现更高的 I/O密度、更快的信号传输速度和更好的电热性能，从而提高芯片的性能和功能。并且，先进封装技术还可以降低芯片的功耗和体积，提升芯片的可靠性和生产效率。此外，先进封装技术还可以采用晶圆级封装等技术来实现自动化生产，提高生产效率和降低成本。随着应用于 5G、物联网、高性能运算、智能驾驶、AR/VR等场景的高端芯片需求持续增加，从长期来看，先进封装技术必将随着终端应用的升级和对芯片封装性能的提升而蓬勃发展。

　　集微咨询（JWInsights）预计，全球先进封装市场规模将从 2021年的 350亿美元上升至 2026年的 482亿美元。

　　随着我国集成电路国产化进程的加深、下游应用领域的蓬勃发展以及国内封测龙头企业工艺技术的不断进步，国内封测行业市场空间将进一步扩大。根据中国半导体行业协会及集微咨询数据，2022年我国集成电路封测行业规模超过 2,900亿元，先进封装产值预计 2023年达到 1,330亿元。

　　在集成电路制程方面，“摩尔定律”认为集成电路上可容纳的元器件的数目，约每隔 18-24个月便会增加一倍，性能也将提升一倍。长期以来，“摩尔定律”一直引领着集成电路制程技术的发展与进步，自 1987年的 1um制程至 2015年的 14nm制程，集成电路制程迭代一直符合“摩尔定律”的规律。但 2015年以后，集成电路制程的发展进入了瓶颈，7nm、5nm半岛全站、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺实现突破，集成电路制程工艺已接近物理尺寸的极限，集成电路行业进入了“后摩尔时代”。

　　“后摩尔时代”制程技术突破难度较大，工艺制程受成本大幅增长和技术壁垒等因素影响，上升改进速度放缓。根据市场调研机构 ICInsights统计，28nm制程节点的芯片开发成本为 5,130万美元，16nm节点的开发成本为 1亿美元，7nm节点的开发成本需要 2.97亿美元，5nm节点开发成本上升至 5.4亿美元。由于集成电路制程工艺短期内难以突破，通过先进封装技术提升芯片整体性能成为了集成电路行业技术发展趋势。

　　封测企业需要朝着先进封装技术的发展方向，不断向晶圆级封装领域和系统级封装领域发展，不断进行技术创新、开发新产品才能适应市场变化，顺应集成电路下游应用市场集成化、小型化、智能化的发展趋势。封装领域不断涌现出诸如 2.5D/3D/POP等新兴封装类型以及先进封装技术，这对于封装测试企业在新产品的研发、品质、测试方面提出了苛刻的要求，技术门槛越来越高。

　　公司专注于中高端先进封装和测试业务，报告期内，公司已经与多家行业内知名 IC设计企业建立了稳定的合作关系。公司系国家高新技术企业，公司 2020年入选国家第四批“集成电路重大项目企业名单”，先后被授予“浙江省科技小巨人”、“浙江省电子信息 50家成长性特色企业”、“浙江省创造力百强企业”、“浙江省上云标杆企业”“宁波市制造业‘大优强’培育企业”、“宁波市数字经济十佳企业”、“余姚市人民政府质量奖”、“2022年度宁波市管理创新提升五星级企业”、“2022年宁波市研发投入百强”等多项荣誉。公司研发中心被认定为“浙江省高新技术企业研究开发中心”，“年产 25亿块通信用高密度集成电路及模块封装项目”被评为浙江省重大项目。

　　根据芯思想研究院发布的2022年中国本土封测代工（OSAT）10亿元俱乐部榜单，公司排名第 6。

　　3.报告期内新技术、新产业、新业态、新模式的发展情况和未来发展趋势 随着半导体制程的不断演进，工艺已接近瓶颈，以及芯片架构优化的限制，未来几年处理器性能的发展将逐步减慢，摩尔定律也将逐渐失效。因此，以 Chiplet理念为代表的先进封装的技术应用将成为提高芯片性能的一种重要途径。Chiplet是指将一类满足特定功能的 die（裸片），通过 die-todie内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的 IP复用。Chiplet是将原本一块复杂的 SoC芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的工艺制程进行制造，再将这些模块化的裸片互联起来，通过先进封装技术，将不同功能半岛全站、不同工艺制造的 Chiplet封装成在同一颗芯片内。目前而言，实现 Chiplet的技术方式包括 2.5D、3D等多种形式，如台积电、日月光等全球主要的封装厂或晶圆代工厂均已经或正在开发相关的封装形式，在先进制程受限的情况下，相关技术将有望成为我国集成电路封测行业新的突破口。Chiplet技术的发展将大大推动先进封装的市场发展。根据 Yole预测，全球先进封装市场预计将在 2019-2025年间以 6.6%的复合年增长率增长，到 2025年将达到 420亿美元；同时，与传统封装相比，先进封装的应用正不断扩大，预计到 2026先进封装将占到整个封装市场规模的 50%以上。

　　公司主要从事集成电路的封装和测试业务，为集成电路设计企业提供一站式的集成电路封装与测试解决方案，并收取封装和测试服务加工费。下游客户主要为集成电路设计企业，产品主要应用于射频前端芯片、AP类 SoC芯片、触控芯片、WiFi芯片、蓝牙芯片、MCU等物联网芯片、电源管理芯片、计算类芯片、工业类和消费类产品等领域。

　　公司于 2017年 11月设立，从成立之初即聚焦集成电路封测业务中的先进封装领域，车间洁净等级、生产设备、产线布局、工艺路线、技术研发、业务团队、客户导入均以先进封装业务为导向。报告期内，公司全部产品均为 QFN/DFN、WB-LGA、WB-BGA、Hybrid-BGA、FC-LGA等中高端先进封装形式，并在系统级封装（SiP）、高密度细间距凸点倒装产品（FC类产品）、大尺寸/细间距扁平无引脚封装产品（QFN/DFN）等先进封装领域具有较为突出的工艺优势和技术先进性。

　　公司为了保持先进封装技术的先进性和竞争优势，在技术研发和产品开发布局上，一方面注重与先进晶圆工艺制程发展相匹配，另一方面注重以客户和市场需求导向为目标。结合半导体封测领域前沿技术发展趋势，以及物联网、5G、人工智能、大数据等应用领域对集成电路芯片的封测需求，公司陆续完成了倒装和焊线类芯片的系统级混合封装技术、5纳米晶圆倒装技术等技术的开发，并成功实现稳定量产。同时，公司已经掌握了系统级封装电磁屏蔽（EMIShielding）技术、芯片表面金属凸点（Bumping）技术，并积极开发 Fan-in/Fan-out、2.5D/3D等晶圆级封装技术、高密度系统级封装技术、大尺寸 FC-BGA封装技术等，为公司未来业绩可持续发展积累了较为深厚的技术储备。

　　公司在高密度细间距倒装凸块互联芯片封装技术、应用于 4G/5G通讯的射频芯片/模组封装技术等多个领域拥有先进的核心技术，相关核心技术均系自主开发，报告期内，公司通过持续的自主研发，在大颗 FC-BGA、Bumping（凸块）及 RDL（重布线）领域亦取得突破。概况如下： 1、高密度细间距倒装凸块互联芯片封装技术

　　倒装是将晶粒（Die）通过凸块（Bump）与基板线路进行连接的技术，可在晶粒和基板之间形成短间距、高密度的连接通路。倒装芯片迎合了集成电路追求更高 I/O密度、更小尺寸、更快运算速度、更高可靠性和更佳经济性的发展趋势。高密度细间距倒装凸块互联芯片封装技术作为（Baseband）、高性能处理器、图形处理芯片和人工智能（AI）芯片等高性能计算（HPC，High Performance Computing）领域。

　　（1）高精度倒装贴装技术。公司量产的 FCCSP先进封装倒装芯片，封装尺寸达到 17*17mm以上，最小凸块间距为

　　80um，最小凸块直径 40um，单晶粒上的凸块数量在 3400个以上；同时，公司开发的大颗 fc-bga产品，单晶粒上的凸块数量达到了 18000个，在高密度倒装芯片封装技术上取得进一步的突破。

　　（2）细间距倒装芯片底部塑封及底填胶填充技术。倒装芯片晶粒通过晶圆凸块（Bump）与基板连接，连接后晶粒与基板间存在极细小的微米级缝隙，封装企业需要使用树脂材料将底部缝隙填充，起到加强粘合和保护作用。但由于倒装芯片底部缝隙过于狭窄，填充时极易发生填充不全或填充过多导致溢胶等风险。公司通过反复试验掌握了塑封材料的固化时间、流动性以及填充料粒径等材料特性，并结合填充的真空、温度、压力、时间等封装参数，成功开发了主要应用于FCCSP倒装芯片的真空模塑底部填充技术和应对大封装尺寸 FCBGA芯片的细间距高压腔+毛细作用底部填充技术，为不同尺寸的倒装芯片带来的挑战提供了不同的解决方案，攻克了相关技术难题。

　　<（3）先进制程晶圆低介电常数层应力仿真技术。由于先进制程晶圆通常使用低介电常数（Low-K）材料制作（注：介电常数为衡量绝缘材料电性能的重要指标之一，通过降低集成电路中使用的介电材料的介电常数，可以降低集成电路的漏电电流，降低导线之间的电容效应，降低集成电路发热等等），为降低介电常数会在材料中添加纳米级空洞，大幅降低了材料的结构强度，导致晶圆的低介电层极易因外力破裂。倒装芯片在封装过程中，需经过回流焊、塑封等诸多热加工环节，不同材料因热加工产生的应力不同、形变程度不同，封装企业需通过材料选型搭配、封装结构设计、工艺流程控制、仿真模拟实验等诸多技术手段降低封装过程中可能产生的晶圆低介电常数层破裂风险（Low-K/ELKCrack）。公司采用了先进的应力仿真技术，在封装项目开发阶段即对产品进行结构建模，对产品结构应力、热应力进行仿真分析研究，选择最优的产品结构方案设计及最佳特性的封装材料，并在封装过程中进行精细的热制程应力释放控制。

　　（4）倒装芯片露背式及引入高导热金属界面材料封装散热技术。公司研发部门通过热仿真分析以及技术攻关，成功开发并量产芯片背露的倒装芯片（ExposeddieFC-CSP，ED-FC-CSP）封装技术。芯片的背面硅层直接在塑封体的表面，芯片运行过程中产生的热量直接传导至散热器，解决了因塑封材料阻隔导致散热效率不够的问题；此外，在高性能 FCBGA产品上引入金属界面散热材料（MetalTiM）高散热解决方案，较传统硅脂散热材料的散热效能提升 10倍以上。

　　Bumping微凸块及 RDL（Re-Distribution Layer）重布线技术通过在芯片表面进行细间距微米级线宽布线及制作金属凸块提供芯片电气互连的“点”接口，反应了先进制程以“点连接替代焊线”的发展趋势，广泛应用于 FC、WLP、2.5D、3D等先进封装。它提供了芯片之间、芯片和基板之间的“点连接”，由于避免了传统 Wire Bonding向四周辐射的金属“线连接”，减小了芯片面积（封装效率 100%），此外凸块可以阵列在芯片表面，引脚密度可以做得很高，极大的提升集成密度的同时满足高性能芯片的需求。

　　（1）高密度的微凸块技术。公司研发的 Bumping先进封装技术，微凸块最小高度为 20um，最小凸块直径 20um，最小间距可达 34um，单晶粒(3mm*3mm)上的凸块数量达到了 3000个以上。

　　经公司调试量产产品的微凸块最小高度为 55um，最小凸块直径 30um，最小间距达 60um。

　　（2）微米级的细线宽技术。随着产品的日亦复杂，其相对应的芯片功能性需求越高，其在有效的芯片面积内进行布线层的延展，其所布线的线宽及线间距也相对应的严苛。公司研发的细线宽技术，最小线um，最小线um。公司运用于量产产品上的细线um，最小线um。并藉由先进的 Bumping微凸块和 RDL重布线技术，实现多 RDL布线层 Bumping量产，并为后续 Fan-out（扇出式封装）奠定工艺基础。

　　射频芯片是将高频交流电磁波信号和数字信号进行转换，包括射频收发器、功率放大器、低噪声放大器、滤波器、射频开关、天线调谐开关等，是移动通讯领域最重要的集成电路芯片。射频芯片的封装对表面贴装、装片、焊线等具体工艺实施环境均有严苛的技术要求。公司对 4G/5G射频芯片的封装技术展开了大量技术攻关，并形成了一系列技术成果： （1）高精度表面贴装技术。通过对锡膏印刷工艺材料、相关配套组件、贴装程式的改进和优化，公司表面贴装技术精度达到 20-25um，并实现 0.4×0.2mm的小器件贴装达到规模化量产，最小贴装器件的尺寸达到 0.25×0.125mm。

　　（3）高效率散热技术。实现了高导热固晶银焊膏与高性能砷化镓（GaAs）芯片背金属层烧结技术，大幅提高了砷化镓芯片散热效率，并有效提高了芯片可靠性。

　　（4）5G射频砷化镓（GaAs）倒装芯片技术。GaAs（砷化镓）芯片因其材质等特性，相比传统 Si（硅）芯片而言在封装过程中更易因应力导致芯片内部电路层出现裂纹。甬矽电子通过对GaAs芯片贴装及回流焊环节进行优化，通过控制贴装力度及回流焊温度、时间等参数有效克服贴装和焊接环节应力造成芯片裂纹的风险。此外，通过对晶圆进行编带同时进行多颗芯片进行贴装及一次性过回流炉进行焊接，减少因采用独立倒装设备每颗芯片分别贴装/焊接而造成多次过回流炉带来对产品性能和可靠性的影响，同时极大的提升了作业效率。

　　（5）先进焊线工艺。通过工艺和材料改进，公司开发了直径从 0.65mils（长度单位密耳，1mil=1/1000英寸或 0.0254mm）至 2mils多种规格的焊线，焊线材质包括金线、合金线和铜线，并通过严格的焊线过程控制，实现了较高的焊线线弧一致性。

　　通过持续的研发，公司已实现 5G高密度射频模组 PAMiF批量量产，同时成功开发更高集成度的 5G PAMiD模组及 DiFEM模组工艺。同时公司紧跟射频模组技术的发展趋势，布局开发更高集成密度的双面 Double side SiP(DBSiP)先进模组技术。

　　公司的混合系统级封装是将在先进系统级封装基础上，采用“倒装芯片封装+正装焊线芯片封装”的整合封装技术，在一个封装体内集成了电容、电阻、电感、晶振、滤波器、先进倒装芯片以及高密度焊线芯片。公司在混合系统级封装领域掌握了以下技术： （1）基板表面处理工艺。混合系统级封装由于要将倒装芯片和焊线芯片封在一个封装体内，基板焊盘涉及多种材料焊接，不同的焊接材料需要采用不同基板焊盘表面处理工艺，所对应的焊接工艺也有所不同。与此同时，公司所使用的多层基板由绿漆、铜线、玻璃纤维等不同材料叠合而成。因此，多种材料和复合材料组成的基板进行焊接时，不同材料因膨胀系数不同，其受热形变量不同。若不能充分考虑各种材料之间的形变量协调性，最终封装体极易产生质量缺陷。公司通过基板层结构建模和 SiP封装形变仿真分析，对产品进行优化设计和工艺优化，克服混合系统级封装热加工环节中基板和塑封体的形变影响。

　　（2）塑封模流仿真技术。通过塑封模流仿真技术并与试验验证相结合，解决了因系统级封装集成度高、结构复杂，塑封时要兼顾正装芯片焊线保护（防止正装芯片的焊线在注塑过程中被塑封树脂冲击变形）和倒装芯片底部完整填充困难的问题。

　　（3）共形电磁屏蔽技术：由于混合系统级封装元器件密度较高，传统金属屏蔽罩的方式不满足其电磁屏蔽需求。公司于 2020年开发了共形电磁屏障技术，通过在成品芯片上表面和四个侧面通过磁控溅射方式溅镀 5-10微米厚度的金属镀层，来实现电磁屏蔽。共形电磁屏蔽技术不会增加系统级封装尺寸，同时电磁屏蔽效果达到 30dB以上（dB是衡量电磁屏蔽效果的指标之一，数值越高代表屏蔽效果越好，30dB屏蔽能力能够覆盖手机等绝大部分消费类产品），显著提升了公司系统级封装产品的集成度和芯片性能。

　　5、多芯片（Multi-chip）/高焊线数球栅阵列（WB-BGA）封装技术

　　球栅阵列封装具有高密度的 I/O引脚数，以及多项电性能优势，同时具备良好的终端焊接性和芯片可靠性，是高密度、高性能、多 I/O引脚芯片封装的优化选择方案。

　　公司研发团队通过自主研发，在多芯片/高焊线数球栅阵列（WB-BGA）封装技术领域掌握了以下技术：

　　多芯片封装对装片制程（Diebond）的精准控制要求较高。公司通过自主研发，实现了4-5层薄芯片（厚度 60-70um）的精准堆叠，并通过对不同装片材料粘度、模量、收缩特性的研究，解决了大尺寸芯片胶量稳定控制与多层堆叠芯片贴装膜气洞（Void）问题。

　　随着晶圆制程技术的提升，14-28纳米制程晶圆低介电常数层破裂风险（Low-K/ELKCrack）对封装技术提出了极大挑战。公司研发团队通过自主研发，成功实现 14纳米制程晶圆的铜线焊线技术，解决了铜线材质偏硬带来的芯片内部低介电常数层损伤风险。目前公司焊线层焊线封装的稳定量产，最高线根，最小焊垫尺寸（BPO）和间距（BPP）分别达到 38.7um和 43um。

　　芯片封装体是多种材料的结合，因不同材料的热膨胀系数不同，大尺寸 WB-BGA芯片在工作发热后，容易出现翘曲及焊锡球共面性不达标问题（即由于基板因热形变翘曲，导致其上的焊球引脚无法保持在一个平面，进而出现接触不良甚至脱焊缺陷）。公司研发团队通过对产品结构进行形变仿真设计，同时引入行业先进的投影波纹检测技术对新产品进行热形变监测，成功解决了这一技术难题。

　　在上述技术的支持下，公司研发团队开发了散热片和塑封一次性压塑成型的 HS-WBBGA封装形式，为尺寸在 25*25mm以上的大颗 WB-BGA芯片的翘曲和共面性问题提供了良好的解决方案，并使芯片的散热性能得到了提升。

　　公司引线框架类 QFN封装主要服务于高集成密度的 QFN芯片，封装尺寸覆盖 2*2mm-12.3*12.3mm，并主要集中在 5*5mm以上。公司研发团队在 0.4mm常规引脚间距 QFN封装产品稳定量产的前提下，向 0.35mm及 0.3mm高密度细间距引脚 QFN封装技术发起挑战，成功解决了细引脚间距 QFN切割铜屑残留导致引脚短路的难题，使芯片引脚密度提升 25%~40%，并实现规模化量产，良率达99.9%以上。公司推进技术的研发，解决 QFN产品因单圈引脚带来的集成密度上的限制，成功研发双圈 QFN(Dual Row QFN，DR-QFN)产品并推进量产，引脚集成密度进阶提升超过 20%。

　　QFN封装形式因其开发周期短、封装成本低等优势，受到芯片设计企业的青睐。近年来，部分传统采用 BGA封装形式的芯片，开始转为采用复杂结构的 QFN封装形式。公司研发团队通过自主研发，引入了硅垫片和多次装片工艺，在 QFN封装形式内实现了多芯片堆叠方案及多基岛、多芯片平铺技术，同时成功实现了焊线层、焊线um的超长线弧焊线技术。

　　公司目前已经稳定量产焊线mm的大颗高密度 QFN封装产品，并进阶研发出超大颗 QFN（>

　　13*16mm）产品封装技术，极大的提高了公司的市场竞争力。

　　MEMS传感器是采用微电子和微机械加工技术制造出来的新型传感器。公司所封装的MEMS传感器主要为硅麦克风，该产品需要在晶圆上制作悬梁、薄膜、空腔、密封洞、针尖、微弹簧等复杂的机械结构，这些微机械结构容易因机械接触而损坏。在传统封装工艺中，通常使用金刚石刀进行晶圆切割（即划片工艺），并同时使用纯水对刀片进行冷却和冲洗。但金刚石刀片高速旋转产生的压力和扭力，纯水冲洗产生的冲击力，以及物理切割产生的硅碎屑都容易对MEMS传感器中的机械微结构造成不可逆的破坏。为了适应 MEMS传感器的特性，公司采用了隐形切割技术：先利用激光切割晶圆表面，激光切割完成后晶圆内部会形成改质层，并在晶圆表面形成裂纹，再通过专用扩片设备把晶粒分开，显著提高了 MEMS传感器封装良率。

　　应用包括可穿戴电子/智能手机/物料网及汽车电子的光学传感器，通过 Sensor感知光学的变化转变为电信号，通过算法实现对应用环境的侦测及变化的感知。公司成功研发了基于特殊透明塑封料材料（EMC）的透明 LGA光学传感器封装，技术上解决了特殊材料/结构材料的 Strip翘曲及可靠性挑战，成功转化批量量产。基于光学传感器封装技术的研发和积累，公司成功掌握了应用于汽车电子的高阶分辨率图像传感器（CMOSimagesensor，CIS）封装工艺技术。

　　公司具备完整的芯片中测（CP测试）及终测（FT测试）能力，可自主进行测试方案开发和测试治具设计，拥有设备连接治具（Docking）、探针台接口板（PIB）、探针卡、KIT、测试座（Socket）等一系列测试工具，满足各类项目研发和产品测试需求。

　　报告期内，公司新增申请发明专利 18项，实用新型专利 28项，软件著作权 3项；新增获得授权的发明专利 8项，实用新型专利 42项，软件著作权 3项。

　　工艺能 力提升 研究类 项目 (如 Hybrid csp产 品、滤 波器产 品等)

　　高密度 QFP封装能力 建立/装片盖印点胶技 术研究/超高散热 FC 封装工艺开发/FC封装 bump虚焊研究/C- MOLD FC产品技术开 发/多芯片复杂线弧产 品焊线能力研究/SMT 高密度制程能力建立/ 划片 chipping优化方 案开发/C-MOLD超薄 产品能力开发/单颗电 镀工艺能力开发/工艺 能力研究等方面，由

　　技术逐步 应用在消 费电子产 品，以及 向高可靠 性/高质量 要求的工 规和车电 产品应用 推广

　　完成材料导热率对封 装散热、热阻模型仿 真效率提升等研究， 及输出相应的指导规 则并进行新产品设计 应用

　　对应在高 算力芯片 及高密度 集成模组 产品方向 的建模仿 真技术研 发，已部 分应用在 新产品开 发

　　生产工 艺效率 提升研 究类项 目(如 中央供 酸、快 速印字 检测 等)

　　完成对同片 Wafer同 时多次装片技术能力 研究/标签二维码比对 系统/Bin Code系统开 发/客户特殊程序系统 化管理/自动化生产天 车系统/高 Tg塑封料 多层叠芯片铜线产品 开帽技术开发/砷化镓 芯片开帽及弹坑技术 开发/快速印字检测工 艺开发/自动化生产-中 央供酸导入开发/等开 发及推进在线生产应 用

　　推进封装 生产线自 动/高效化 管理，提 升生产效 率同时提 升产品品 质

　　完成对砷化镓等特殊 材质芯片分析技术 /BGA高散热盖技术应 用/ets基板设计研究 /coreless国产化材料应 用研究，并在对应存 在挑战项目上推进应 用

　　结合封装 产品结构/ 应用调 整，及材 料供应链 策略，匹 配需求新 特性材料 应用开发

　　新封装 产品开 发类项 目(如 堆叠封 装、单 颗散热 封装技 术开发 等)

　　完成对封装芯片电磁 屏蔽技术/先进传感器 芯片封装工艺/双面封 装技术/堆叠封装技术/ 超薄基板 FC作业技术 /LQFP封装技术/POP 模组项目工艺技术等 研发，并逐步在 5G通 讯及车规芯片实现应 用

　　新产品研 发覆盖消 费电子/车 电/IOT等 多领域， 扩宽产品 线及提升 在高端封 测上的技 术竞争力

　　同结构微凸点制造技 术/扇入及扇出技术等 研究，并在接下来的 研发及生产过程中逐 步推进量产；同步完 成高密度多圈引脚及 高焊接性能 QFN技术/ 不同工艺基板倒装工 艺能力提升等技术研 究，并实现量产产品 应用

　　Flipchip的 前制程及 向先进小 芯片 (Chiplets) 技术发 展，已广 泛应用在 消费电子/ 工控/通讯/ 大基建/物 联网等各 行各业， 前景广阔